超大規(guī)模集成電路可測性設計(DFT)技術與實踐

培訓關鍵詞：集成電路培訓,可測性設計培訓,DFT培訓

超大規(guī)模集成電路可測性設計(DFT)技術與實踐(賀海文、呂寅鵬)課程介紹：

參加對象
課程面向相關電子信息與集成電路企業(yè)（包括晶圓制造廠、集成電路設計公司、集成電路IP供應商、高校及研究院所）的在校大學生、研究生、研究員、大學教授、企業(yè)高管、技術主管、前端設計工程師、后端設計工程師、電路工程師、ESD/IO設計工程師、模擬電路設計、封裝設計工程師以及項目主管、業(yè)務經(jīng)理等，有職業(yè)轉型規(guī)劃的DFT工程師、數(shù)字前端設計工程師、器件工藝工程師等以及相關行業(yè)市場研究人員與VC投資者。課程 PPT為中英文，授課為中文。

課程介紹
   隨著芯片復雜度的提高，工業(yè)界先進的超大規(guī)模集成電路芯片的測試成本已經(jīng)達到整個芯片開發(fā)成本的70％�，F(xiàn)在，DFT技術已經(jīng)成為保證芯片質量和公司質量信譽，降低測試成本的關鍵技術。芯片可測試驗性設計(Design For Test)已成為當今超大規(guī)模集成電路開發(fā)流程中的重要環(huán)節(jié)。
  本課程將結合工程實踐討論與分享主流DFT工具的使用，最新量產(chǎn)的芯片可測性設計技術方案，并將重點談論集成電路可測性設計的主要原理、降低測試成本的主要途徑、提高測試覆蓋率的主要方法、DFT設計規(guī)則、芯片量產(chǎn)提高良率的方法、故障分析及驗證技術方法、DFT的相關流程的建立,DFT設計結果評判與驗證Checklist等工程技術。課程還將討論到最新的DFT技術的發(fā)展現(xiàn)狀和行業(yè)領跑者的革新技術，包括2.5D/3D Test技術，Physical aware scan insertion 技術，Channel Sharing of scan 技術，Cell-Aware ATPG技術，ATPG Hierarchy scan技術，LogicBIST/SCAN Hybrid技術,IJTAG（IEEE 1687）等。
With the increase of complexity of chips, the test cost of advanced chips in industry has reached 70% of the development cost of the entiredesign. Nowadays, Design-For-Test (DFT) technology has become a key technology to ensure the quality of the chip and the reputation of the company, and to reduce the cost of chip design. DFT process has become an indivisible part of the development process of large scale integrated circuit.
This course will cover comprehensive DFT relatedtopics, includeintroduction of mainstream DFT EDA Tools, widely used DFT methodologies, leading edge DFT technologies, as well as frequently see DFT issues in DFT architect, design, debug and ATE test. Meanwhile,the course will focus on the experiencesharing of DFT related engineering skills, include methods to reduce test cost,methods to improve test coverage, method to improve yield of mass production, best practice of fault analysis and verification, as well as DFT sign-off checklist..
 
Moreover, this course will share with you a broad view of entire DFT industry, include the history, current status as well as future of DFT skill. Especially, some leading edge DFT technologies to deal with design challenge will be introduced, eg.  2.5D/3D stacked IC Test, Physical Aware Scan Insertion Technology,Cell aware ATPG technique, ATPG Hierarchy scan technique, LBIST/SCAN Hybrid  technique,IJTAG（IEEE 1687） and so on.

課程特色：
此次精心設計的理論與實踐相結合的培訓課程，將涉及到超大規(guī)模集成電路可測性設計領域、最先進的DFT EDA工具，最新DFT技術和集成技術解決方案，包括:
TestKompress、TetraMAX、Tessent
MBIST、MBISTArchitect、At-speed 
SCAN、TessentBoundaryScan、SCAN 
Chain Compression、At-speed MBIST、
Cell-Aware ATPG、ATPG Hierarchy 
scan、LogicBIST/SCAN Hybird 、IP test等；
同時還將重點討論長期困擾大多數(shù)同行的常見技術難題及其對應的策略與建議：包括可測性設計技術發(fā)展歷史和現(xiàn)狀、可測性設計的主要原理、如何進行全芯片級的可測性設計、如何建立可測性設計的設計流程、如何進行可測性設計的質量檢查、如何提高測試覆蓋率、如何進行低功耗測試、如何通過合理設計降低測試成本、如何有效通過測試向量的調試提高產(chǎn)品良率、如何進行通過DFT技術實現(xiàn)芯片故障的診斷、如何與測試工程師協(xié)同工作、如何在整個芯片設計流程中與前端及后端工程師協(xié)同工作等。通過對這些技術問題的深入討論與適用技術培訓，將有助于快速提升工程師或相關技術人員的對DFT技術的理解與應用能力，解決實際工作中DFT有關的技術問題，盡快通過ATE的測試，確保最終芯片產(chǎn)品的質量可靠性，加速產(chǎn)品的上市，提升企業(yè)產(chǎn)品的競爭力。將有助于集成電路設計企業(yè)更好地制定產(chǎn)品可測試設計研發(fā)、測試需求定義、產(chǎn)品測試規(guī)格以及測試方案等。
 
課程大綱：

1、DFT overview DFT 概述
What is and Why DFT;
VLSI implementation process;
Manufacturing Defect;
Manufacturing Test;
Automatic Test Equipment (ATE) 
introduction
 
2、Test and fault  測試和故障
Observability and Controllability
Role of Test
Test Development Flow
Real Tests
DFT Cost
Fault Modeling
 
3、DFT Methods introduction  DFT 方法學介紹
DFT Methods
Ad Hoc DFT
Scan Basic Concept
MBIST Basic Concept
LBIST Basic Concept
BSCAN Basic Concept
JTAG Architecture
IP Test
 
4、Mainstream DFT EDA tools  and chip DFT
integrated solutions.主流DFT 工具與芯片DFT技術介紹
DFT Compiler (DC);
Mentor Testkompress/TessentMbist/
TessentBoundary Scan;
Synopsys TetraMAX;
Cadence Modus;
DFT integrated solutions;
 
5、Scan introduction ( with DFT compiler)芯片scan技術介紹
Understanding Scan Testing;
Scan Chain Insertion Flow Preview;
Test Protocols and DRC;
Test Ready Compile;
Top Down Scan Insertion Flow;
Bottom Up Scan Insertion Flow;
Scan Compression method
（XOR vs OPMISR）;
Lab DFT Compiler introduce
 
6、ATPG introduction.芯片ATPG技術介紹
What is testing and ATPG
Stuck at ATPG
Transition ATPG
Path delay ATPG
IDDQ ATPG
D algorithm
 
7、ATPG implementation ( with TestKompress/
TetraMAX Lab). 芯片ATPG技術實現(xiàn)
ATPG Flow Preview 
Building Design 
Design Rules Check
Controlling ATPG 
Saving Pattern and Pattern Validation
Lab TestKompress/TetraMAX introduce
 
8、Understanding MBIST
芯片MBIST技術介紹
Why Memory testing is required?
Memory Faults
Memory Testing Techniques
Memory BIST algorithms
Memory interface test (RAM Sequential 
Test)
 
9、MBIST Implement ( with Tessent MBIST Lab). 芯片MBIST技術實現(xiàn)
Tessent MBIST generation and insertion
flow;
ETChecker Introduction;
Block Flow Planning with ETPlanner;
ETAssemble and ETSignoff  in the Block 
Flow;
Memory BIST Hierarchical Top Level Flow;
MBIST Diagnostics;
Tessent MBIST parameters setting;
Lab Tessent MBIST introduce;
 
10、DFT latest innovative technologies. 最新的DFT技術介紹
Channel Sharing of scan   
Cell aware ATPG technique
ATPG Hierarchy scan technique
Logic BIST/SCAN Hybrid technique
Physical aware scan insertion
2.5D/3D Test
IJTAG（IEEE 1687）
Partial Good Test
 
11、DFT Flow and tools. 芯片項目中的DFT 流程和工具
DFT engineer 5 tasks
DFT flow (top and block level)   
DFT flow inputs/outputs in each step
DFT tools (flow used)
 
12、DFT SPEC and Checklist. 芯片項目中的DFT規(guī)格書和檢查表
DFT spec of one chip
DFT check-list in project
DFT patterns check-list
 
13、Frequently see DFT problems  (DFT 
architecture). 工程實踐中的DFT常見問題（架構方案）
Consider the three keys for DFT - Test
costs/quality/yield;
Define the whole chip DFT SPEC and test
plan ;
Implement Low-power scan inserting;
Implement Low-power MBIST;
Implement Low-power ATPG;
 
14、Frequently see DFT problems （Design and
debug. 工程實踐中的DFT常見問題（電路設計和調試）
Tessent MBIST debug skills;
Improve the scan test coverage;
Insert test points;
Insert On-Chip Clock Control;
Deliver the DFT related SDC files for timing;
DFT timing issue debug;
Debug the mismatches in scan/mbist
/bscan simulation
 
15、Frequently see DFT problems （ATE test）.工程實踐中的DFT常見問題 （ATE測試）
Troubleshooting Test Patterns
ATE patterns fail - debug
Scan diagnose flow
Fault analysis
Improve the yield
 
16、DFT Summary. DFT小結
The history and DFT
The current situation of DFT
The future of DFT
DFT EDA tools – compare and evaluate
Thinking Design in DFT
How to be a good DFT engineer
The course summary
 
老師介紹

賀海文
賀海文先生在2015年8月加入上海盈方微電子有限公司，組建了芯片可測試性計團隊(DFT Team), 目前擔任該部門的負責人,帶領團隊負責數(shù)字芯片DFT方案制定，DFT設計驗證，DFT診斷分析與工具評估等工作，同時負責有關的設計流程、方法學開發(fā)與技術管理工作。
賀海文先生曾供職英飛凌微電子，Intel資深DFT工程師，燦芯半導體DFT主任工程師，現(xiàn)任上海盈方微DFT部門主管，主要從事VLSI/SOC產(chǎn)品的DFT相關工作。Kevin是國內第一批在專業(yè)芯片設計公司從事DFT設計的工程師，有10年以上DFT設計和驗證的豐富經(jīng)驗，對DFT技術有深刻認識，實戰(zhàn)經(jīng)驗豐富，完成了多款大規(guī)模量產(chǎn)基帶芯片SOC的DFT設計。在加入盈方微之前，Kevin曾在國際一流的芯片設計公司Intel 工作超過3年，在2011-2013年期間，參與了手機基帶芯片項目的DFT設計和驗證，完成了多顆復雜手機基帶SOC芯片(如XG632 /XG631)的一次性成功Tapeout的設計。在燦芯半導體工作期間，負責完成了國內第一款40nm級北斗基帶射頻SOC芯片的全部DFT方案的規(guī)劃、設計、驗證以及量產(chǎn)測試的技術支持工作。
賀海文先生在2005年獲得清華大學集成電路設計與制造學士學位，是EETOP的特約作者，發(fā)表多篇技術文章，翻譯完成國外經(jīng)典教材《數(shù)字系統(tǒng)測試和可測試性設計》（已由機械工業(yè)出版社出版），同時作為DFT專家，多次在公司內部主持DFT相關培訓講座。

呂寅鵬
呂寅鵬先生在2015年7月由于格羅方德半導體科技有限公司整體收購IBM全球半導體業(yè)務而加入格羅方德半導體科技有限公司（GLOBALFOUNDREIS）。目前擔任格羅方德半導體科技有限公司中國芯片設計中心的高級經(jīng)理職務，并且作為DFT技術專家領導中國DFT設計團隊。在加入格羅方德半導體科技有限公司之前，呂寅鵬服務于IBM中國芯片設計中心，專注于芯片可測性設計工作，組建并領導了IBM中國芯片設計中心的芯片可測性設計團隊。
呂寅鵬先生擁有豐富的芯片可測性設計經(jīng)驗和經(jīng)歷。他目前承擔的職責包括但不限于：芯片售前，設計執(zhí)行以及硬件調試階段的DFT解決方案的技術指導和監(jiān)督；中國DFT團隊的建設以及技術能力的培養(yǎng)；通過全球合作，整合DFT方法學開發(fā)與設計實踐，滿足客戶的定制化需求。在8年多的職業(yè)生涯中，呂寅鵬曾經(jīng)為16塊采用IBM和GLOBALFOUNDRIES先進工藝的超大規(guī)模網(wǎng)絡通信以及大型服務器配套芯片設計DFT解決方案，并且實現(xiàn)了成功流片和測試。呂寅鵬在DFT領域發(fā)表過3篇專利（美國），并且在2015年由于對IBM Cu32 (32nm)工藝ASIC芯片的DFT解決方案的杰出貢獻獲得了IBM公司的“杰出技術成就獎”(Outstanding Technical Achievement Award)。
呂寅鵬擁有豐富的公開演講經(jīng)驗，曾多次應邀作為演講嘉賓，訪問上海交通大學，復旦大學以及西安交通大學等高校，進行DFT相關技術講座.  并于2015年應邀做為Cadence CDNLive演講嘉賓，代表格羅方德半導體科技有限公司發(fā)表主題演講，介紹了格羅方德半導體科技公司先進的DFT技術-PGT（Partial Good Test）技術。

課綱下載

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